1 测量原理参考下面网站的方案 bookmark 参考LCR测试仪，基本工作原理为给DUT加上正弦激励信号，然后测得该DUT两端的电压和流过DUT的电流，即可通过计算得到DUT的性质和参数。 对于一个理想电容，电流相位应该超前电容两端电压90°。然而实际的电容存在损耗，可以等效为一个理想电容$C_p$和一个理想电阻$R_p$的并联，因此电流超前电压的相位将小于90°，这个角度差即为损耗角。 假

1 时钟引脚1.1 CLK：U182 复位2.1 RST：N153 扩展接口3.1 J10 3.2 J11 4 PL LED 5 PL KEY

1 函数介绍1.1 库变量 变量 描述 size_t 无符号整数类型，是sizeof关键字的结果，表示对象大小 FILE 文件流类型，适合存储文件流信息的对象类型 1.2 库宏 宏 描述 NULL 空指针常量 EOF 表示已经到达文件结束的负整数 stderr、stdin、stdout 指向FILE类型的指针，分别对应标准错误、标准输入和标准输出流 1.3

1 Delay balancing unsuccessful because an extra 4 cycles of latency introduced by optimizations in the feedback loop cannot be offset using design delays for the loop latency budget.1.1 产生原因 由于时序考虑，在每

参考下面的CSDN博客 bookmark 1 Tcl命令12345678910proc write_sim_data {env name radix cycle file} { set fid [open $file w] for {set i 0} {$i <= $::now} {incr i [e

FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。 1 缓冲和驱动1.1 缓冲输入输出缓冲，主要用于片外输入时钟或者片外差分输入的信号。 差分信号和差分时钟进入片内后如果不经过IBUFGDS、IBUFDS

NCO模块可以生成实数或者复数正弦信号，同时提供硬件友好的控制信号 1 Accumulator累加器位数正弦波的频率分辨率取决于累加器的位数的大小，根据频率分辨率可以计算出累加器的位数，根据此位数设置累加器的数据类型字长 计算公式为 $$N=ceil(log_2(\frac{F_s}{\Delta f}))$$ 2 量化位数量化累加器的输出可以在不增加查找表的大小的情况下提高频率分辨率

1 反相放大器同相端接地，电压为 0，反相端和同相端虚短，因此也是 0 V 的电压，同时由于虚断，几乎没有电流注入，所以R 1 和R 2 相当于串联，电阻上的电流相等 因此可以求出输入输出关系式为 $$V_{out}=-\frac{R_2}{R_1}\times V_i$$ 2 同相放大器同样根据虚断和虚短可以求得输入输出关系式为 $$V_{out}=\frac{R_1+R_

1 ERROR: [Common 17-49] Internal Data Exception:这个错误通常表示在使用 vvdo 进行逻辑分析时出现了问题。错误信息表明，存在一个断言失败，即在获取探针数据时，数据不匹配。 2 Synth 8-5535报错代码 12345[Synth 8-5535] port <clk_0> has illegal connections. It is

1 Matlab处理数据并将其写入txt文件1234567%% Txt Generatepre_RS_data=dec2bin(simDataIn,8); %将数据转化为8bit的二进制fid=fopen("F:\FPGA\Xilinx_vivado\project\dvbstestbench\dbvs\matlab\pre_RS_data.txt","w

DVB-S系统用于卫星电视信号传输，发送端框图如下所示 1 扰码实际数字通信中，载荷数据的码元会出现长连0或长连1的情况，不利于接收端提取时钟信号，同时会使得数据流中含有大量的低频分量，使得QPSK调制器的相位长时间不变，使得信号易受干扰。因此要对载荷数据进行随机化扰码处理 DVB-S标准中规定扰码的生成多项式为 $$p(x)=x^{15}+x^{14}+1$$ 同时移位寄存器的初始状

1 调制部分1.1 总体框架 1.2 各模块参数升余弦滚降滤波器滚降系数为 1 单双极性变换 1.3 各阶段波形1.4 Buffer 1.5 Demux 1.6 Raised Cosine TransmitFilter 1.7 QPSK 信号功率谱密度 2 解调部分经过 AWGN 信道后，假设已经进行了载波同步 2.1 部分模块参数2.2 载波模块 2.3 Pulse Generator

在DVB-S系统中，TS流在经过RS编码后，会变成uint8类型的数据，在后续QPSK星座映射时又需要二进制码流，因此在进行了RS编码后要将8个bit的数据转化成1个bit逐位输出 1 实现思路首先使用BitwiseOperator模块按位与操作，分别将8位二进制数据提取出来，然后使用一个计数器产生0~7的计数信号作为mux模块的使能，在8个时钟周期内分别输出提取出来的8位数据 2 结构框图 3

AXI-STREAM简介概念AXI-Stream总线是一种高效、简单的数据传输协议，主要用于高吞吐量的数据流传输场景。相比于传统的AXI总线，AXI-Stream总线更加简单和轻量级，它通过无需地址的方式，将数据从一个模块传输到另一个模块，适用于需要高速数据传输的应用场景。 部分术语 Transfer：基于TVALID和TREADY握手协议的传输 Packet：一组通过axi-stream传输的数