区别是 if else 的逻辑判断有优先级，最内层的 if 的优先级最高，case 的逻辑判断是并列的。每个 if else 综合出来的电路是一个 2 选 1 选通器。当信号有明显优先级时使用该语句，但是 if 嵌套太多的话会导致路径延时过大，降低运行速度。所以在判定条件较少的时候使用。if else 综合出的电路面积较小。case语句适用于无明显优先级的逻辑判断，这些逻辑条件都处于同一个优先级且

AXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口，并且可以被配置为单端口或双端口，每个通道的位宽可以独立配置。通过使能三态门可以将端口动态地配置为输入或输出。AXIGPIO 是 ZYNQ PL 端的一个 IP 核，可以将 AXI-Lite Master 转为 GPIO，并且一个 AXI-Lite 接口可以通过 AXI interconnect 模块控制多个

GPIO 原理GPIO 通过 MIO 提供 54 路接口，其中 16 路位于 bank 500，剩余位于 bank 501。还通过 EMIO 接口提供从 PL 来的 64 路输入和 128 路输出。GPIO 控制和状态寄存器内存映射在基址 。ZYNQ 的 GPIO 引脚分为 4 个 bank，共有 118 个 GPIO。个个（）个（）个（）个（） GPIO 内部结构从图中可以看到 GPIO 有三个

1 Error while launching program: Memory write error at 0 x 105000. MMU section translation fault没找到具体原因。先生成 boot. Bin 文件烧录到内存卡后再启动 zynq 就不会出现这个报错。 1.1 解决方案将开发板的 boot 选项从 SD 切换到 jtag 即可 2 Unresolved in

数学基础有限脉冲响应滤波器，其突出特点为单位取样响应 是一个 N 点长的有限序列，滤波器的输出 表示为输入序列 和 的线性卷积系统函数为由此可见 FIR 只在原点上存在极点，具有全局稳定性不同阶数的 FIR 滤波器特性 单位取样响应特征 滤波器种类 系数偶对称，阶数为偶数 适合各种滤波器 系数偶对称，阶数为奇数 不适合高通和带阻滤波器 系数奇对称，阶数为偶数 只适合带通

1 Error (176310): Can’t place multiple pins assigned to pin location Pin_F 16 (IOPAD_X 34_Y 18_N 21)报错如下可以看到 Pin_F 16 既被用于 DAC_DATA，又被用于 nCEO 引脚，因此才会报错不能将多个引脚赋到 Pin_F 16 上。 1.1 Solution将nCEO 的 value 设

1 Git 基础概念1.1 Git 概念汇总 概念 描述 工作区（Workspace） 在本地的代码库，新增和修改的文件会提交到暂存区 暂存区（stage） 用于临时存放文件的修改，实际上是一个文件（. Git/index），保存待提交的文件列表 仓库（repository） Git 的管理仓库，记录文件状态的地方，所有的代码版本都在里面 远程仓库（origin&#

数字信号要想在信道中传输，必须在发射机的基带部分进行脉冲成型，将数字信号转化为脉冲信号；脉冲信号到达接收机后，在基带部分进行采样判决后恢复出数字信号。 1 脉冲成形1.1 矩形脉冲最容易实现的脉冲波形就是矩形脉冲，以数字信号“00010110”为例，在发射端可以将“0”映射为正脉冲，“1”映射为负脉冲。在接受端采样时刻的信号电平为正电平则为“0”，信号电平为负电平则为“1”。但是矩形脉冲信号的频谱

FPGA 在与外界进行信息交换时，为了确保信息的正确性，发送和接收信息都要对信息有认定的标准。在数字电路中，我们常用电压高低来表示“0”和“1”，那么多高的电压才会被当作“1”呢，这个时候就需要一个标准，这个标准就是电平标准。 常见电平标准 TTLTTL (Transistor - Transistor Logic，三极管 - 三极管逻辑电平) 是电平标准中的元老级成员。在早期的数字电路中有广泛

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1 阻塞和非阻塞的区别1.1 阻塞赋值“=”必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立即变化。在同一个块中，阻塞赋值表达式的书写顺序会影响赋值的结果。硬件没有对应的电路。 即串行赋值，语句从上到下顺序执行，立即生效 1.2 非阻塞赋值“<=”在赋值开始时计算表达式右边的值，在本次仿真周期时钟的下降沿时才更新被赋值变量，即赋值不是立即

安装包 通过网盘分享的文件：MATLAB R2024b链接: https://pan.baidu.com/s/1T8-V_guBJhSD-Yze0wEVmQ?pwd=9h5c 提取码: 9h5c–来自百度网盘超级会员v2的分享 1 挂载后导航到镜像中的安装包文件夹1cd <mountedDocImage>/bin/<arch> <mounted

1 DVB标准Digital Video Broadcasting（数字视频广播）是一个完整的数字电视解决方案，其中包括DVB-C（数字电视有线传输标准），DVB-T（数字电视地面传输标准），DVB-S（数字电视卫星传输标准），下面主要介绍DVB-S系统。 DVB-S为数字卫星广播标准，卫星传输具有覆盖面广、节目容量大等优点。信号采用RS(188，204)和卷积码的级联编码，调制方式为QPSK。

ZYNQ 体系结构Zynq 的总体架构包含两个部分：PS（处理器系统）和 PL（可编程逻辑）。这两部分的供电电路上相互独立的，因此 PS 和 PL 可以单独使用，不被使用的部分可以断电以降低功耗。不过 Zynq 最有价值的模式上两个组成部分结合起来使用。 PS（处理器系统）作为处理器系统的基础，所有芯片都包含一颗双核的 ARM Cortex- A 9 芯片。这是一颗硬处理器，是芯片上专门且优化过的

由于本科毕设女朋友准备使用FPGA完成，因此写这篇文章帮助她快速上手HDL coder的使用，降低前期入门的难度。 支持生成HDL代码的simulink库 名字中含有HDL的库中的模块一般都可以用来生成HDL代码。直接搜索模块名称，比如搜索fir， 可以看到旁边会显示位于哪个库中，模块有可能位于多个库，只要有一个库的名字里面有HDL，就代表这个模块可以用来生成HDL代码。 一些常用操作创建子

半带滤波器本质上是FIR滤波器，但是有近一半的系数为0，因此运算量降至普通FIR滤波器运算量的一半。 半带滤波器具有如下特性： 半带滤波器的通带宽度（通带截止频率）与阻带宽度（为阻带起始频率）相等，通带纹波和阻带纹波页相等 半带滤波器的频率响应满足 单位冲激响应满足 当为偶数时当时 N为滤波器长度，必须为奇数

插值意味着提高采样率，故而被称为上采样（Up Sample）。设原始序列为，采样率为，插值因子为，则插值的过程为原始序列每相邻两个样点之间插入个构成一个新序列，数学表达式为其他以表示的采样率，则采样率之间的关系为 图示如下： 从频域角度看， 原始序列的频谱以为周期做周期延拓。 插值后的新序列以新的采样率做周期延拓。 可以看到插值前后频谱成分不变，但是在的整数倍频点处的频谱称为镜像成分。所以

典型的插值器的结构，滤波器位于插值操作后，意味着滤波器工作在较高的采样率下，对滤波器的设计带来压力。可以通过恒等变换将插值操作后置，滤波器前置，简化系统的设计。 1 第一恒等式表明抽取操作位于乘加操作之后和抽取操作位于乘加之前是等效的。 2 第二恒等式M个延迟之后再进行M抽取和M抽取之后再进行1个延迟是等效的。 3 第三恒等式信号通过滤波器H（zM ）并经M抽取后与信号通过M抽取并经滤波器H（

随着芯片技术的发展，ADC的采样率越来越高，导致数字化越来越靠近系统前端。目前，工程上采用较多的是中频采样技术，即在中频时就对模拟信号数字化，此时ADC的采样率低于奈奎斯特采样定律的最低采样率（2倍的信号带宽），为过采样。过采样可以将采样过程的固有的量化噪声均匀地分散在更大的带宽上，降低目标信号带宽上的噪声功率，随后通过滤波器滤除带外噪声，即可产生比临界采样信号更优的信噪比。 当信号被ADC采样并

1 Round舍入至最近的小数或整数 Y = round(X) 将 X 的每个元素四舍五入为最近的整数。在舍入机会均等的情况下，即有元素的十进制小数部分为 0.5（在舍入误差内）时，round 函数会偏离零四舍五入到最接近的具有更大幅值的整数。 Y = round(X,N) 四舍五入到 N 位数： N > 0：舍入到小数点_右侧_的第 N 位数。 N = 0：四舍五入到最接近的整数。 N